横山FIRST活動サマリ
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バックエンドデバイス低電圧動作CMOSナノカーボン材料の開発と応用24◎トンネルトランジスタ(N型)新動作原理CMOSデバイスの研究開発Research and development of steep slope CMOS deviseSOI(Silicon on Insulator)を使ってCMOSをつくったことを発表した。SOI基板のゲート絶縁膜にTaN/HfO2を使った。これは等価酸化膜厚が0.7nmと非常に薄い絶縁膜になる。この結果、サブスレッショルド電流の傾きは、シリコンでも27mV/桁となることが分かった。トランジスタ構造を変更しIII-V並の性能を実現 ただし、問題もある。十分なドレイン電流が得られなかった。ゲート長は100nmのTFETはゲート長を短くすると性能は上がらない。この構造はLSIとしては問題である。LSIは微細化して高集積、高性能にする半導体だからである。つまり、従来の延長のMOS構造だけでは不十分なのだ。 そこで、トランジスタ構造を変えることにした。具体的には、ソース領域がチャンネル領域にはみ出した構造になっており、ゲート直下にソースがオーバーラップした領域を設けた。さらにゲート直下のチャンネル領域がソース領域の上にも来るという構造だ。 トンネルする方向とゲート電圧の向かう方向が同じなので、わずかなゲート電圧でドレイン電流が立ち上がると考えた。この構造で性能はどこまで上がるのかを調べると、しきい値電圧はほとんど0Vまで下がり、インバータもつくれることを明らかになった。ただし、サブスレッショルド電流の立ち上がりはpチャンネルFETが84mV/桁、nチャンネルFETは72mV/桁と悪かった。 そこで、トランジスタ構造をさらに変えた(図3)。これが太田グループによるTFETの最終形態である。これをSE(合成電界型)TFETと呼び、FIN型の構造を作ってゲートの電界を3方向からかけて強めることで、トンネル効果を高めようとしている。 このトランジスタをシミュレーションしてデバイスの内部電界を調べてみると、ソースの端で高くなっており、トンネリングしやすくなっていることが分かった。しかもスケーリングによって、FINの幅を微細化すればするほどサブスレッショルド電流の傾きが急峻になるという好ましい傾向も分かった。 これを実証するため、FIN幅を10μm、1μm、0.17μmと変えてみると、ドレイン電流は微細にするにつれ上がっていき、サブスレッショルド電流の傾きは急峻になっていくことが分かった。そこでゲート長を短くしてFIN幅を12nmに縮めたトランジスタを試作したところ、ドレイン電流は4μA/μm、サブスレッショルド電流の傾きは58mV/桁という高い性能が得られた。この数値は、Ⅲ-V化合物半導体で試作したほかの研究機関と比べてもそん色がない。Siでも現在のⅢ-V並みの性能を出せることが分かったのだ。 さらに、サブスレッショルド電流の立ち上がりをもっと急峻にする必要もある。ゲート絶縁膜がまだ厚く、薄くしていくことでドレイン電流の増加とサブスレッド電流の傾きの急峻さを向上できると考えている。 半導体材料のインパクトイオン化率は、バンドギャップに反比例する傾向が強い。バンドギャップが低い材料を調べたところ、InAsはイオン化率が大きく、0.3V以下でも使えそうだと分かった。また、TCADで精度よくシミュレーションしたところ、12mV/桁が得られた。さらにデバイス構造としてInAsのワイヤ構造が良いだろうとして、トランジスタを作製中である。図3 合成電界型TFETの構造図2 開発した新構造トランジスタの動作原理◎IMOSの動作原理(N型)GateGate

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